Zynq FSBL

Zynq SDK FSBL

Verwendetes Board Trenz TE0720.

• bis Vivado 2019.1 - SDK.
  
• ab Vivado 2019.2 - Vitis.
  

Vitis (ab 2019.2)

Wenn noch nicht geschehen exportieren der Hardware-Konfigurations ins Vitis.
Im Vivado:

• File ⇒ Export ⇒ Export Hardware... ⇒ "include Bitstream" (Extra Ordner für Vitis-Projekt anlegen)

HINWEIS: Für jedes Projekt muss der workspace separat ausgewählt werden.
FSBL (First Stage Boot Loader) erstellen:

• File ⇒ New ⇒ Application Project
• TAB Create a new platform from hardware (XSA) ⇒ Browse... ⇒ zynq_project/vivado_project/TE0720_1CFA/design_NAME_wrapper.xsa auswählen ⇒ Next
• Application project name: fsbl ⇒ Next ⇒ Next
• SW development templates: Zynq FSBL ⇒ Finish

SDK (bis 2019.1)

Wenn noch nicht geschehen exportieren der Hardware-Konfigurations ins SDK.
Im Vivado:

• File ⇒ Export ⇒ Export Hardware... ⇒ "include Bitstream" (Extra Ordner für SDK-Projekt anlegen)
• File ⇒ Launch SDK ⇒ Finish

Wurde das SDK nicht aus Vivado mit dem SDK-Arbeitsbereich heraus gestartet. Muss der Pfad des SDK-Arbeitsbereich angegeben werden.
FSBL (First Stage Boot Loader) erstellen:

• File ⇒ New ⇒ Application Project
• Project name: fsbl ⇒ Next
• Available Templates: Zynq FSBL ⇒ Finish

FSBL

Debug ausgaben sind standardmäßig deaktiviert zum aktivieren:
Rechtsklick auf fsbl Projekt ⇒ C/C++ Build Settings ⇒ Tool Settings Tab ⇒ Symbols (unter ARM v7 gcc compiler) ⇒ Klick + ⇒ FSBL_DEBUG_INFO ⇒ OK Den FSBL mit rechtsklick BUILD project bauen

Upload FSBL

• Menüleiste Xilinx ⇒ XSCT Console

In der XSCT Console folgende Befhele zum upload ausführen:

connect            #Mit Hardware verbinden
targets            #Anzeigen der CPUs
targets 2          #Auswahl CPU 2
cd path_to_fsbl/   #In das Verzeichnes vom fsbl wechseln
dow fsbl.elf       #Upload fsbl
con                #gestoppten CPU weiter laufen lassen